Darin zeigen die beiden Wissenschaftler auf, wie man den Entwurfsablauf optimieren und die Zeit bis zur Markteinführung verkürzen kann. Das Aufkommen virtueller Prototypen (VPs) auf der elektronischen Systemebene (ESL) spielt bei der Modernisierung des System-on-Chips (SoCs)-Entwurfsablaufs eine wichtige Rolle. Die Nutzung von VPs und die Erweiterung von Anwendungsfällen für eine frühe Sicherheitsvalidierung sind ein vielversprechender Ansatz. Da die Kosten für die Behebung von Sicherheitsmängeln mit den Entwicklungsstadien zunehmen, kann eine VP-basierte Sicherheitsvalidierung kostspielige Iterationen vermeiden. In ihrem Paper schlagen die Autoren daher eine VIP-VP vor, einen neuartigen VP-basierten Ansatz zur dynamischen Informationsflussanalyse in der elektronischen Systemebene (ESL). VIP-VPs ermöglichen Entwicklern, die Informationsflussrichtlinien eines gegebenen VP-basierten SoC gegen Sicherheitsbedrohungsmodelle zu validieren, wie z. B. Informationslecks (Vertraulichkeit) und unbefugten Zugriff auf Daten in einem Speicher (Integrität). Experimentelle Ergebnisse, einschließlich eines realen VP-basierten SoCs, belegen die Skalierbarkeit und Anwendbarkeit des vorgeschlagenen Ansatzes.
Mit der diesjährigen Auszeichnung erhalten Wissenschaftler des DFKI-Forschungsbereichs Cyber-Physical Systems den Best Paper Award der FDL für ihre hervorragende Forschungsarbeit bereits das zweite Jahr in Folge.
